Cadence ו-TSMC הגדירו מתודולוגיית פיתוח וייצור של שבבי 3D-IC
21 ספטמבר, 2013
שיתוף הפעולה בין Cadence ו-TSMC החל לפני כשנה. חלק מהחידושים האחרונים יוצגו בפני קהיליית המתכננים הישראלית בכנס הטכנולוגי השנתי של חברת קיידנס, CDNLIVE, אשר יתקיים השנה ב-14 לאוקטובר במלון דיוויד אינטרקונטיננטל בתל-אביב
חלק מהחידושים האחרונים יוצג בפני קהיליית המתכננים הישראלית בכנס הטכנולוגי השנתי של חברת קיידנס, CDNLIVE, אשר יתקיים השנה ב-14 לאוקטובר במלון דיוויד אינטרקונטיננטל בתל-אביב
חברת קיידנס (Cadence) הודיעה על השלמת פיתוח תהליך פיתוח וייצור של רכיבים תלת-מימדיים (3D-IC) בשיתוף פעולה עם חברת TSMC. התהליך עבר בדיקות אימות במסגרת פיתוח רכיבים משולבים הכוללים זיכרון ומעגלים לוגיים בעלי ממשק Wide I/O. הרכיבים התלת-מימדיים מאפשרים לשפר את הביצועים, להפחית את צריכת ההספק ולהקטין את שטח המעגל המוכלל.
שיתוף הפעולה בין שתי החברות החל לפני שנה, עם הכרזת TSMC על פיתוח תהליך הייצור CoWoS – Chip-on-Wafer-on-Substrate.
מנהל חטיבת התכנון ב-TSMC, סוק לי, אמר שמתודולוגיית הפיתוח המשותפת מבטיחה שהרכיבים המתוכננים בכלים של קיידנס ניתנים למימוש במפעל TSMC. כלי התכנון והאימות של קיידנס המעורבים במתודולוגיית הייצור המשותפת כוללים את תוכנות Encounter, Tempus, Virtuoso, Physical Verification System, Allegro SiP ו-Sigrity XcitePI/PowerDC.
במקביל, הודיעו שתי החברות על השלמת מתודולוגיית ייצור ופיתוח נוספת, עבור רכיבים הכוללים טרנזיסטורים תלת-מימדיים מסוג FinFET בגיאומטריה של 16 ננומטר. החברות מסרו שמתודולוגיית התכנון מותאמת לתכנון וייצור מעגלים הכוללים את המעבד המתקדם ביותר של חברת ARM, מסוג Cortex-A15 מרובע הליבות. סוק לי אמר שחברות רבות לאחרונה בודקות את המעבר לרכיבי FinFET בגאומטריה של 16 ננומטר כדי להשיג יותר ביצועים. "השילוב של פתרונות קיידנס בתהליך מאפשר לקצר את זמן היציאה לשוק".
חלק מהחידושים האחרונים יוצג בפני קהיליית המתכננים הישראלית בכנס הטכנולוגי השנתי של חברת קיידנס, CDNLIVE2013, אשר יתקיים השנה ב-14 לאוקטובר במלון דיוויד אינטרקונטיננטל בתל-אביב. לארוע יגיעו בכירים מחברת קיידנס העולמית כדי להיפגש עם משתמשים בישראל. את הכנס יפתח נשיא ומנכ"ל קיידנס העולמית, ליפ-בו טאן.
פורסם בקטגוריות: אנשים , חדשות , סמיקונדקטורס , תוכנה ותכנון אלקטרוני
